Bienvenidos al blog del DIECC-SEDR
Bienvenido al blog del proyecto de investigación «Desarrollo e implementación de Circuitos Correctores de Errores de baja redundancia para Sistemas Empotrados Distribuidos Reconfigurables», financiado por la UPV a través de la convocatoria de Primeros Proyectos de Investigación (PAID-06-18), Vicerrectorado de Investigación, Innovación y Transferencia de la Universitat Politècnica de València (UPV), y con referencia 200190032.
En este blog se informará de todas las acciones realizadas durante el desarrollo del DIECC-SEDR.
Resumen del proyecto:
Durante estos últimos años, el desarrollo tecnológico ha propiciado un aumento en las prestaciones de los sistemas digitales, pero a costa de reducir su confiabilidad. Por ejemplo, y gracias a la continua reducción de tamaño de la tecnología CMOS, los sistemas de memoria proporcionan hoy en día una gran capacidad de almacenamiento. Sin embargo, esta disminución de tamaño también provoca un aumento en su tasa de fallos. En este sentido, el impacto de una partícula de radiación cósmica puede provocar el cambio en una única celda de memoria (evento conocido como Single Cell Upset o SCU) o, como se muestra en diferentes experimentos, en varias celdas de memoria (Multiple Cell Upset o MCUs), es decir, errores simultáneos en más de una celda de memoria inducidos por una sola partícula.
Tradicionalmente, la protección de la memoria se realiza mediante Códigos Correctores de Errores (ECCs). Los códigos más comúnmente utilizados han sido los códigos SEC o los códigos SEC-DED. Los códigos SEC pueden corregir un error en una única celda de memoria, mientras que los códigos SEC-DED pueden corregir un error en una celda de memoria, y detectar dos errores en dos celdas independientes. En aplicaciones críticas, se utilizan códigos más complejos y sofisticados.
Sin embargo, al añadir un ECC a un sistema de memoria, se deben tener en cuenta por un lado, la redundancia requerida, es decir, los bits adicionales que se usan para detectar y/o corregir los posibles errores producidos y que se añaden a cada palabra de datos almacenada en la memoria. De esta forma, la cantidad de almacenamiento ocupada por los bits redundantes se escala con la capacidad de memoria. Por otro lado, la complejidad de los circuitos de codificación y decodificación afectará a la sobrecarga introducida con respecto al área de silicio ocupada, potencia consumida y retardo de dichos circuitos.
En este proyecto se pretende desarrollar toda una serie de Códigos Correctores de Errores cuya principal característica sea su baja redundancia. Para ello, se utilizará la metodología FUEC. Gracias a esta metodología, es posible desarrollar ECCs muy eficientes: baja redundancia, alta cobertura de errores, etc. Una vez diseñados estos nuevos ECCs, y para comprobar sus coberturas de error, el siguiente paso del presente proyecto será su evaluación mediante la inyección de fallos basada en simulación. Por último, los distintos ECCs generados se sintetizarán en circuitos con tecnología CMOS, con el fin de comprobar lo más fielmente posible la sobrecarga introducida con respecto al área de silicio ocupada, potencia consumida y retardo. De esta forma, será posible realizar una completa comparativa entre los ECCs desarrollados y aquellos ECCs tradicionalmente presentados en la literatura relativa a este tema.