Desarrollo e implementación de Circuitos Correctores de Errores de baja redundancia para Sistemas Empotrados Distribuidos Reconfigurables

La conferencia DSN 2020, organizada por el Grupo de Sistemas Tolerantes a Fallos de la  University Politècnica de València, es un multi-conferencia que está buscando contribuciones en diferentes áreas. Más información en el siguiente enlace. Esperamos verte en Valencia!!

DSN 2020, organized by the Fault Tolerant Systems Group of the University Politècnica de València, is a multi-track conference seeking for contributions in different tracks. More info in this link. We hope to see you here!!

El pasado 18 de Septiembre, J. Gracia-Morán presentó el trabajo titulado «Mejora de un Código de Corrección de Errores para tolerar fallos adyacentes bidimensionales» en las Jornadas SARTECO 2019.

Last 18 September, J. Gracia-Morán presented the paper entitled «Mejora de un Código de Corrección de Errores para tolerar fallos adyacentes bidimensionales» at the Jornadas SARTECO 2019.

El pasado 17 de Septiembre, Juan Carlos Ruiz participó en el panel «Autonomous driving: safety and security issues», celebrado durante el 5th International Workshop on Critical Automotive Applications: Robustness & Safety (CARS 2019), en conlaboración con el EDCC 2019 en Nápoles, Italia.

Last September, 17th, Juan Carlos Ruiz took part in the panel «Autonomous driving: safety and security issues», celebrated in the 5th International Workshop on Critical Automotive Applications: Robustness & Safety (CARS 2019), collocated with EDCC 2019 in Naples, Italy.  

El trabajo titulado “Mejora de un Código de Corrección de Errores para tolerar fallos adyacentes bidimensionales” escrito pot J. Gracia-Morán, L.J. Saiz-Adalid, D. Gil-Tomás, J.C. Baraza-Calvo and P.J. Gil-Vicente ha sido aceptado en las Jornadas SARTECO 2019. Resumen: Durante estos últimos años, el desarrollo tecnológico ha permitido aumentar la escala de integración de los circuitos […]

The paper entitled “Mejora de un Código de Corrección de Errores para tolerar fallos adyacentes bidimensionales” written by J. Gracia-Morán, L.J. Saiz-Adalid, D. Gil-Tomás, J.C. Baraza-Calvo and P.J. Gil-Vicente has been accepted at Jornadas SARTECO 2019. Abstract: Durante estos últimos años, el desarrollo tecnológico ha permitido aumentar la escala de integración de los circuitos integrados. […]

El trabajo titulado “Comparison of an Improved Matrix-based Error Correction Code”, escrito por J. Gracia-Morán, L.J. Saiz-Adalid, D. Gil-Tomás, J.C. Baraza-Calvo and P.J. Gil-Vicente ha sido aceptdo en el Workshop on Innovation on Information and Communication Technologies (ITACA-WIICT 2019). Resumen: Nowadays, the probability of occurrence of Single Cell Upsets (SCUs) or Multiple Cell Upsets (MCUs) […]

The paper entitled “Comparison of an Improved Matrix-based Error Correction Code”, written by J. Gracia-Morán, L.J. Saiz-Adalid, D. Gil-Tomás, J.C. Baraza-Calvo and P.J. Gil-Vicente has been accepted in the Workshop on Innovation on Information and Communication Technologies (ITACA-WIICT 2019). Abstract: Nowadays, the probability of occurrence of Single Cell Upsets (SCUs) or Multiple Cell Upsets (MCUs) […]