Artículo aceptado en la revista Electronics

El artículo titulado “Fault Modeling of Graphene Nanoribbon FET Logic Circuits”, escrito por D. Gil-Tomàs, J. Gracia-Morán, L.J. Saiz-Adalid y P.J. Gil-Vicente ha sido acceptado para su publicación en la Revista Electronics .

Resumen:

Due to the increasing defect rates in highly scaled complementary metal–oxide–semiconductor (CMOS) devices, and the emergence of alternative nanotechnology devices, reliability challenges are of growing importance. Understanding and controlling the fault mechanisms associated with new materials and structures for both transistors and interconnection is a key issue in novel nanodevices. The graphene nanoribbon field-effect transistor (GNR FET) has revealed itself as a promising technology to design emerging research logic circuits, because of its outstanding potential speed and power properties. This work presents a study of fault causes, mechanisms, and models at the device level, as well as their impact on logic circuits based on GNR FETs. From a literature review of fault causes and mechanisms, fault propagation was analyzed, and fault models were derived for device and logic circuit levels. This study may be helpful for the prevention of faults in the design process of graphene nanodevices. In addition, it can help in the design and evaluation of defect- and fault-tolerant nanoarchitectures based on graphene circuits. Results are compared with other emerging devices, such as carbon nanotube (CNT) FET and nanowire (NW) FET.

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Paper accpeted at Electronics Journal

The paper entitled “Fault Modeling of Graphene Nanoribbon FET Logic Circuits”, written by D. Gil-Tomàs, J. Gracia-Morán, L.J. Saiz-Adalid and P.J. Gil-Vicente has been accepted for publication at Electronics Journal.

Abstract:

Due to the increasing defect rates in highly scaled complementary metal–oxide–semiconductor (CMOS) devices, and the emergence of alternative nanotechnology devices, reliability challenges are of growing importance. Understanding and controlling the fault mechanisms associated with new materials and structures for both transistors and interconnection is a key issue in novel nanodevices. The graphene nanoribbon field-effect transistor (GNR FET) has revealed itself as a promising technology to design emerging research logic circuits, because of its outstanding potential speed and power properties. This work presents a study of fault causes, mechanisms, and models at the device level, as well as their impact on logic circuits based on GNR FETs. From a literature review of fault causes and mechanisms, fault propagation was analyzed, and fault models were derived for device and logic circuit levels. This study may be helpful for the prevention of faults in the design process of graphene nanodevices. In addition, it can help in the design and evaluation of defect- and fault-tolerant nanoarchitectures based on graphene circuits. Results are compared with other emerging devices, such as carbon nanotube (CNT) FET and nanowire (NW) FET.

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La Conferencia DSN 2020 se celeberará en la UPV

El Grupo de Sistemas Tolerantes a Fallos (STF) del Instituto ITACA de la UPV organizará la próxima edición del International Conference on Dependable Systems and Networks (DSN), que se celebrará en la Ciutat Politècnica de la Innovació en Junio de 2020.

Durante estos años, la International Conference on Dependable Systems and Networks ha permitido la la fusión pionera entre investigación de seguridad y confiabilidad, entendiendo la necesidad de luchar simultáneamente contra fallos accidentales, ataques cibernéticos intencionales, errores de diseño y condiciones de operación inesperadas. Estas inquietudes ya no se pueden abordar de forma aislada, siendo de especial interés su estudio en las Tecnologías de la Información en general, así como en áreas más específicas, como el Internet de las cosas (IoT), sistemas cibernéticos, transporte autónomo, robótica, etc.

Esperamos verte en Valencia !!

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DSN 2020 will be held at UPV

The Fault Tolerant Systems Group (STF) of the Institute ITACA from the UPV will host the next International Conference on Dependable Systems and Networks (DSN), that will be held in Valencia in June 2020.

Over the years, the International Conference on Dependable Systems and Networks has pioneered the fusion between dependability and security research, understanding the need to simultaneously fight against accidental faults, intentional cyber-attacks, design errors, and unexpected operating conditions. These concerns can no longer be tackled in isolation, neither in general IT nor in internet-of-things, cyber-physical systems, autonomous transportation, robotics and application areas.

We hope to see you in Valencia!!

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Artículo aceptado en las Jornadas SARTECO 2019

El trabajo titulado “Mejora de un Código de Corrección de Errores para tolerar fallos adyacentes bidimensionales” escrito pot J. Gracia-Morán, L.J. Saiz-Adalid, D. Gil-Tomás, J.C. Baraza-Calvo and P.J. Gil-Vicente ha sido aceptado en las Jornadas SARTECO 2019.

Resumen:

Durante estos últimos años, el desarrollo tecnológico ha permitido aumentar la escala de integración de los circuitos integrados. En particular, este aumento ha posibilitado la creación de sistemas de memoria de gran capacidad. Sin embargo, también ha provocado un incremento en su tasa de fallos, aumentando la probabilidad de que se produzcan Single Cell Upsets (SCUs) o Multiple Cell Upsets (MCUs).
Una posible solución para tolerar estos errores es el uso de Códigos de Corrección de Errores (del inglés Error Correction Codes – ECCs). Dependiendo del ECC introducido, es posible corregir una gran variedad de tipos de errores, teniendo en cuenta que la introducción de un ECC implica una serie de sobrecargas a considerar, sobre todo cuando el ECC se utiliza en aplicaciones empotradas.
En un trabajo anterior presentamos un ECC diseñado para corregir fallos adyacentes, apto para aplicaciones empotradas. En este trabajo se presenta una mejora de este ECC que amplía la cobertura de error frente a fallos adyacentes sin aumentar el número de bits extra necesarios para corregirlos.

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Paper acepted at Jornadas SARTECO 2019

The paper entitled “Mejora de un Código de Corrección de Errores para tolerar fallos adyacentes bidimensionales” written by J. Gracia-Morán, L.J. Saiz-Adalid, D. Gil-Tomás, J.C. Baraza-Calvo and P.J. Gil-Vicente has been accepted at Jornadas SARTECO 2019.

Abstract:

Durante estos últimos años, el desarrollo tecnológico ha permitido aumentar la escala de integración de los circuitos integrados. En particular, este aumento ha posibilitado la creación de sistemas de memoria de gran capacidad. Sin embargo, también ha provocado un incremento en su tasa de fallos, aumentando la probabilidad de que se produzcan Single Cell Upsets (SCUs) o Multiple Cell Upsets (MCUs).
Una posible solución para tolerar estos errores es el uso de Códigos de Corrección de Errores (del inglés Error Correction Codes – ECCs). Dependiendo del ECC introducido, es posible corregir una gran variedad de tipos de errores, teniendo en cuenta que la introducción de un ECC implica una serie de sobrecargas a considerar, sobre todo cuando el ECC se utiliza en aplicaciones empotradas.
En un trabajo anterior presentamos un ECC diseñado para corregir fallos adyacentes, apto para aplicaciones empotradas. En este trabajo se presenta una mejora de este ECC que amplía la cobertura de error frente a fallos adyacentes sin aumentar el número de bits extra necesarios para corregirlos.

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Artículo aceptado en el Workshop ITACA-WIICT 2019

El trabajo titulado “Comparison of an Improved Matrix-based Error Correction Code”, escrito por J. Gracia-Morán, L.J. Saiz-Adalid, D. Gil-Tomás, J.C. Baraza-Calvo and P.J. Gil-Vicente ha sido aceptdo en el Workshop on Innovation on Information and Communication Technologies (ITACA-WIICT 2019).

Resumen:

Nowadays, the probability of occurrence of Single Cell Upsets (SCUs) or Multiple Cell Upsets (MCUs) has increased due to the continuous in-crement in the integration scale of CMOS technology, that has provoked an augment in the fault rate. SCUs and MCUs are particularly common in comput-er memory systems. To tolerate errors, it is common the use of Error Correction Codes (ECCs). Nevertheless, when using ECCs, a series of overheads are add-ed: extra bits to detect and/or correct errors, and some area, power consumption and delay overheads of the encoders and decoders circuits.
In order to tolerate MCUs, different approaches have been presented in the lit-erature. Specifically, in this work, we present a complete comparison of differ-ent matrix-based ECCs, some of them recently presented.

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Paper accepted at ITACA-WIICT 2019

The paper entitled “Comparison of an Improved Matrix-based Error Correction Code”, written by J. Gracia-Morán, L.J. Saiz-Adalid, D. Gil-Tomás, J.C. Baraza-Calvo and P.J. Gil-Vicente has been accepted in the Workshop on Innovation on Information and Communication Technologies (ITACA-WIICT 2019).

Abstract:

Nowadays, the probability of occurrence of Single Cell Upsets (SCUs) or Multiple Cell Upsets (MCUs) has increased due to the continuous in-crement in the integration scale of CMOS technology, that has provoked an augment in the fault rate. SCUs and MCUs are particularly common in comput-er memory systems. To tolerate errors, it is common the use of Error Correction Codes (ECCs). Nevertheless, when using ECCs, a series of overheads are add-ed: extra bits to detect and/or correct errors, and some area, power consumption and delay overheads of the encoders and decoders circuits.
In order to tolerate MCUs, different approaches have been presented in the lit-erature. Specifically, in this work, we present a complete comparison of differ-ent matrix-based ECCs, some of them recently presented.

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Welcome to the DIECC-SEDR blog

Welcome to the blog of the research project «Desarrollo e implementación de Circuitos Correctores de Errores de baja redundancia para Sistemas Empotrados Distribuidos Reconfigurables», funded by the UPV through the program «Primeros Proyectos de Investigación (PAID-06-18)», Vicerrectorado de Investigación, Innovación y Transferencia de la Universitat Politècnica de València (UPV), under the project 200190032.

In this blog, we will inform you about all novelties produced during the development of the DIECC-SEDR project.

Abstract:

In recent years, technological development has led to an increase in the performance of digital systems at the cost of reducing their reliability. For example, thanks to the continuous reduction in the size of CMOS technology, current memory systems provide a large storage capacity. However, this decrease in size also causes an increase in its failure rate. In this sense, the impact of a cosmic radiation particle can cause the change in a single memory cell (event known as Single Cell Upset or SCU) or, as shown in different experiments, in several memory cells (Multiple Cell Upset or MCUs), that is, simultaneous errors in more than one memory cell induced by a single particle.

Traditionally, Error Correction Codes (ECC) has been used to protect memories. The most commonly used codes have been SEC codes or SEC-DED codes. SEC codes can correct an error in a single memory cell, while SEC-DED codes can correct an error in a memory cell, and detect two errors in two independent cells. In critical applications, more complex and sophisticated codes are used. However, when adding an ECC to a memory system, we must consider the required redundancy, that is, the additional bits that are used to detect and/or correct the possible errors produced and that are added to each word of data stored in the memory. In this way, the amount of storage occupied by the redundant bits is scaled with the memory capacity. On the other hand, the complexity of the coding and decoding circuits will affect the overheads introduced with respect to area, power conssumption and delay.

This project will develop a series of Error Correction Codes whose main characteristic is its low redundancy. To do this, FUEC methodology will be used. Thanks to this methodology, it is possible to develop very efficient ECCs: low redundancy, high error coverage, etc. Once these new ECCs were designed, we will check their error coverage through simjulation based fault injection. Finally, the different ECCs will be synthesized in CMOS technology, in order to check, as accurately as possible, the overheads introduced with respect to area, power conssumption and delay. In this way, it will be possible to make a complete comparison between the developed ECCs and those ECCs traditionally presented in the literature.

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Bienvenidos al blog del DIECC-SEDR

Bienvenido al blog del proyecto de investigación «Desarrollo e implementación de Circuitos Correctores de Errores de baja redundancia para Sistemas Empotrados Distribuidos Reconfigurables», financiado por la UPV a través de la convocatoria de Primeros Proyectos de Investigación (PAID-06-18), Vicerrectorado de Investigación, Innovación y Transferencia de la Universitat Politècnica de València (UPV), y con referencia 200190032.

En este blog se informará de todas las acciones realizadas durante el desarrollo del DIECC-SEDR.

Resumen del proyecto:

Durante estos últimos años, el desarrollo tecnológico ha propiciado un aumento en las prestaciones de los sistemas digitales, pero a costa de reducir su confiabilidad. Por ejemplo, y gracias a la continua reducción de tamaño de la tecnología CMOS, los sistemas de memoria proporcionan hoy en día una gran capacidad de almacenamiento. Sin embargo, esta disminución de tamaño también provoca un aumento en su tasa de fallos. En este sentido, el impacto de una partícula de radiación cósmica puede provocar el cambio en una única celda de memoria (evento conocido como Single Cell Upset o SCU) o, como se muestra en diferentes experimentos, en varias celdas de memoria (Multiple Cell Upset o MCUs), es decir, errores simultáneos en más de una celda de memoria inducidos por una sola partícula.
Tradicionalmente, la protección de la memoria se realiza mediante Códigos Correctores de Errores (ECCs). Los códigos más comúnmente utilizados han sido los códigos SEC o los códigos SEC-DED. Los códigos SEC pueden corregir un error en una única celda de memoria, mientras que los códigos SEC-DED pueden corregir un error en una celda de memoria, y detectar dos errores en dos celdas independientes. En aplicaciones críticas, se utilizan códigos más complejos y sofisticados.
Sin embargo, al añadir un ECC a un sistema de memoria, se deben tener en cuenta por un lado, la redundancia requerida, es decir, los bits adicionales que se usan para detectar y/o corregir los posibles errores producidos y que se añaden a cada palabra de datos almacenada en la memoria. De esta forma, la cantidad de almacenamiento ocupada por los bits redundantes se escala con la capacidad de memoria. Por otro lado, la complejidad de los circuitos de codificación y decodificación afectará a la sobrecarga introducida con respecto al área de silicio ocupada, potencia consumida y retardo de dichos circuitos.
En este proyecto se pretende desarrollar toda una serie de Códigos Correctores de Errores cuya principal característica sea su baja redundancia. Para ello, se utilizará la metodología FUEC. Gracias a esta metodología, es posible desarrollar ECCs muy eficientes: baja redundancia, alta cobertura de errores, etc. Una vez diseñados estos nuevos ECCs, y para comprobar sus coberturas de error, el siguiente paso del presente proyecto será su evaluación mediante la inyección de fallos basada en simulación. Por último, los distintos ECCs generados se sintetizarán en circuitos con tecnología CMOS, con el fin de comprobar lo más fielmente posible la sobrecarga introducida con respecto al área de silicio ocupada, potencia consumida y retardo. De esta forma, será posible realizar una completa comparativa entre los ECCs desarrollados y aquellos ECCs tradicionalmente presentados en la literatura relativa a este tema.

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